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Aufbau einer SRAM-Speicherzelle in NMOS Technologie

Aufbau und Funktionsweise:

Die Transistoren T3 und T4 wirken als Lastwiderstände. T1 und T2 bilden das Flip Flop. Ist T1 gesperrt, so ist eine logische "1" gespeichert.

Lesevorgang:

Sofort nach der Aktivierung der Speicherzelle was durch die Leitungen X und Y geschieht, werden die Schreibe-/Leseleitungen SL1 und SL2 ausgewertet.

Schreebvorgang:

In ein Element das den Wert logisch "0" hat, soll eine logische "1" geschrieben werden.

Zustand der Transistoren bei Wert "0": T1 hat durchgeschlatet, T2 sperrt.

Um den Wert "1" zu speichern muss nun an SL2 eine logische "0" angelegt werden. Das Flip Flop kippt nun in eine stabile Lage.


Dieser Zustand bleibt nach deaktivierung erhalten. Deaktivierung heißt nicht abschalten der Spannung, sondern lediglich, dass die Speicherzelle nicht mehr über die Leitungen X und Y aktiviert ist. Würde man die Spannung abschalten ginge auch der Speicherinhalt verloren.

Technologie:

Kleinste SRAM Technologie derzeit: 90nm Prozesstechnologie. Das bedeutet die Kanallänge eines Feldeffekttransistors beträgt 90nm. Ein heutiger 52Mbit Chip hat 330 Millionen Transistoren.